R5F100GEAFB#10
Features
Ultra-humilis potentia consummatio technologiae
VDD = una potentia copia intentione 1.6 ad 5.5 V
STO modus
IMPEDIMENTUM modus
Snooze modus
RL78 CPU core
CISC architectura in III-scaena pipeline
Minimum tempus instructionis supplicium potest mutari
ex magna celeritate (0.03125 μs: @ 32 MHz operation
cum summus celeritas in- chip oscillator) ad ultra-humilis celeritas
(30.5 μs: @ 32.768 kHz operatio cum subsystem
horologium)
Oratio spatium: 1 MB
Registrum generale-propositum: (8-bit mandare 8) 4
ripae
On-chip RAM: 2 ad 32 KB
Code mico memoria
Codicis mico memoria: 16 ad 512 KB
Obstructionum magnitudine: 1 KB
Prohibitio obstructionum vim extermina et rescribo (securitatem
officium)
De-chip lusione
Auto-programma (cum VERTO munus tabernus / scutum mico
munus fenestra)
Data Flash Memoria
Data mico memoria: 4 KB ad 8 KB
Operatio humus retro (BGO): Instructiones esse possunt
supplicium ex progressio memoria dum rescribo
data mico memoria.
Numerus auctuum: 1,000,000 times (TYP.)
Intentio rescribes: VDD = 1.8 ad 5.5 V
Summus celeritas in-chip oscillator
Selecta ex 32 MHz, 24 MHz, 16 MHz, 12 MHz, 8 MHz;
6 MHz, 4 MHz, 3 MHz, 2 MHz, 1 MHz .
Altus accurate: +/- 1.0% (VDD = 1.8 ad 5.5 V, TA = -20
ad +85°C)
Operans ambientium temperatus
TA = -40 ad +85°C (A: Consumer applicationes D:
Industriae applicationes )
TA = -40 ad CV°C (G: Industrial applications)
Potestas procuratio et reset munus
On-chip power-in-reset (POR) circuit
De-chip voltage detector (LVD) (Select interregem et
reset a XIV gradus)
DMA (Direct Memoria Accessus) moderator · 2/4 canales · Numerus horologiorum durante translatione inter 8/16-bit SFR et internam RAM: 2 horologia Multiplicans et dividens/multiplicans accumulator · 16 freni × 16 freni = 32 freni (Unsigned vel signati · 32 frena ÷ 32 frena = 32 frena (Unsigned) · 16 frena 16 frena + 32 frena = 32 frena (Unsigned or signed) Vide interface · CSI: 2 ad 8 canales · UART/UART (LIN-bus sustentatur) : 2 ad 4 canales · I2C/ I2C communicatio facilior: 3 ad 10 rivos Timor · 16 frenum timor: 8 ad 16 canales · 12 frenum intervallum timor: canalis 1 · Horologium reale tempus: 1 alveus (fasti 99 annorum; terror munus, et munus correctionis horologii) · Watchdog timer: 1 canalis (operabilis cum devoto humili velocitate in-oscillatoris) A/D convertentis · 8/10-bit resolutio A/D convertentis (VDD = 1.6 ad 5.5 V) Analog input: 6 ad 26 canales · Internum referendi intentionem (1.45 V) et notam sensorem temperatum 1 I/O portum ·I/O portum: 16 ad 120 (N-ch apertum exhaurire I/O [consistere intentione 6 V]; 0 ad 4, N-ch open exhaurire I/O [VDD sustinere intentionem Nota 2/EVDD sustinere intentionem Nota 3]: 5 ad 25) · Poni potest ad N-c apertum exhaurire, TTL input quiddam, et in-spolium traho resistor · Diversae potentiae interfacies : Potest coniungere ad 1.8/2.5/3 V fabrica · Clavem de chippis functionem interpellare · De-chp horologii output/buzzer output moderatoris Alii · De-chp BCD (decemalium binarii-cod) correctio circa Praecipua 1. Solus eligi potest. in HS (celeritate principalis) modus 2. Products cum XX ad LII paxillos 3. Products cum LXIV ad CXXVIII fibulae
